文章目录

• • 一、FPGA内部资源
  • • 1. 什么是FPGA
    • 2.FPGA内部资源
  • 二、同步时钟、同步/异步电路
  • • 1.同步时钟
    • 2.同步/异步电路
  • 三、同步复位/异步复位
  • • 1.同步复位
    • 2. 异步复位
    • 3. 异步复位同步释放
  • 四、同步FIFO/异步FIFO
  • • 1.同步FIFO
    • 2.异步FIFO
  • 五、FIFO最小深度计算
  • • 1.FIFO最小深度
    • 2.示例分析
  • 六、逻辑电平
  • • 1.TTL电平标准
    • 2.LVTTL电平标准
    • 3.CMOS电平标准
    • 4.LVCOMS电平标准
    • 5.RS232
    • 6.RS485
    • 7.ECL、PECL、LVPECL
    • 8.LVDS
    • 9.CML
    • 10.GTL
    • 11.HSTL
    • 12.SSTL
  • 七、建立时间与保持时间
  • • 1.建立时间与保持时间概述及模型
    • 2.寄存器之间数据传输时建立时间与保持时间
    • 3.建立时间余量与保持时间余量计算
    • 4. FPGA允许的最大时钟频率或最小时钟周期
    • 5.计算FPGA时钟所允许的最大频率或最小时钟周期
    • 6.违反建立和保持时间会发生什么？
  • 八、recovery time和removal time
  • 九、亚稳态
  • 十、竞争与冒险
  • • 1.竞争与冒险产生原因
    • 2.判断电路是否存在竞争-冒险现象
    • 3. 消除竞争与冒险
  • 十一、 奇数分频
  • • 1.奇数分频介绍
    • 2.通过时钟 相或 实现奇数分频
    • 3.通过时钟 相与 实现奇数分频
    • 4.通过时钟 相异或 实现奇数分频
  • 十二、 时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew）
  • • 1.时钟抖动（Clock Jitter）
    • 2.时钟偏斜（Clock Skew）
    • 3.时钟抖动和时钟偏斜的区别
  • 十三、Verilog的结构化、数据流、行为级描述方式
  • • 1.结构化描述方式及RTL视图
    • 2.数据流描述方式及RTL视图
    • 3.行为级描述方式及RTL视图
    • 4.常用门级元件
  • 十四、函数（function）和任务（task）
  • • 1.函数 function
    • 2.任务 task
  • 十五、波特率
  • 十六、锁存器/触发器
  • 十七、组合逻辑/时序逻辑
  • 十八、阻塞/非阻塞赋值
  • 十九、跨时钟域处理
  • 二十、位宽计算（N bit数和M bit数相加、相乘后需要多少bit？）
  • 二十一 、IIC
  • • 1. IIC接口介绍
    • 2. IIC总线特征
    • 3. IIC总线协议详解
    • 4. 起始条件
    • 5. 从设备地址+R/W位
    • 6. ACK应答
    • 7. 数据传输
    • 8. 停止条件
  • 二十二、SPI
  • 二十三、 AXI
  • 二十四、RAM/SRAM/DRAM/SDRAM/DDR
  • 二十五、ROM/PROM/EPROM/E2PROM/FLASH
  • 二十六、硬核/软核/固核
  • • 1.硬核（Hard IP Core）
    • 2.软核（Soft IP Core）
    • 3.固核（Firm IP Core）
  • 二十七、浮点数与定点数
  • • 1.32位浮点数
    • 2.定点数
    • 3. 浮点数转换为定点数