新建工程
①定义top函数
②定义tb文件（包含测试向量）
③设置器件型号
④定义端口输入时钟
⑤定义输出配置（默认：导出IP、语言verilog）
模拟仿真
①C simulation
目的：对代码功能进行逻辑验证（需要使用tb和测试向量）
②C synthsis
目的：高级语言综合成RTL
结果
③Co-simulation协同仿真
④导出IP
Solution --->Export RTL
①定义top函数
②定义tb文件（包含测试向量）
③设置器件型号
④定义端口输入时钟
⑤定义输出配置（默认：导出IP、语言verilog）
①C simulation
目的：对代码功能进行逻辑验证（需要使用tb和测试向量）
②C synthsis
目的：高级语言综合成RTL
结果
③Co-simulation协同仿真
④导出IP
Solution --->Export RTL
道可道，非常道；名可名，非常名。 无名，天地之始，有名，万物之母。 故常无欲，以观其妙，常有欲，以观其徼。 此两者，同出而异名，同谓之玄，玄之又玄，众妙之门。