基于FPGA的直接数字频率合成器verilog实现,包含testbench

1.算法运行效果图预览

2.算法运行软件版本

3.部分核心程序

4.算法理论概述

1.算法运行效果图预览

(完整程序运行后无水印)

2.算法运行软件版本

vivado2019.2

3.部分核心程序

（完整版代码包含详细中文注释和操作步骤视频）

.........................................................................

//sin，cos相位累加器的控制
always @(posedge i_clk)//时钟上边沿触发
begin
     if(i_rst)//系统复位
	  begin
	  o_sin_add<=8'd0;
     o_cos_add<=8'd0;
	  end
else begin
	  o_sin_add<=o_sin_add+{i_sin_value[5],i_sin_value[5],i_sin_value};//相位累加
     o_cos_add<=o_cos_add+{i_cos_value[5],i_cos_value[5],i_cos_value};//相位累加   
     end
end


//sin查找表模块的调用
DDS_ROM1 DDS_ROM_sin(
						  .clka  (i_clk),
						  .rsta  (i_rst|~sin_enable),
						  .addra (o_sin_add),
						  .douta (o_sin),
						  .rsta_busy()
						  );

//cos查找表模块的调用
DDS_ROM2 DDS_ROM_cos(
						  .clka  (i_clk),
						  .rsta  (i_rst|~cos_enable),
						  .addra (o_cos_add),
						  .douta (o_cos),
						  .rsta_busy()
						  );

//  .clka(clka),            // input wire clka
//  .rsta(rsta),            // input wire rsta
//  .addra(addra),          // input wire [7 : 0] addra
//  .douta(douta),          // output wire [8 : 0] douta
//  .rsta_busy(rsta_busy)  // output wire rsta_busy
//);
endmodule
35_007m

4.算法理论概述

直接数字频率合成器（Direct Digital Synthesizer，DDS）是一种全数字的频率合成技术，具有频率分辨率高、频率切换速度快、相位噪声低等优点。随着现场可编程门阵列（Field Programmable Gate Array，FPGA）技术的不断发展，基于 FPGA 的 DDS 成为了现代电子系统中一种重要的频率合成解决方案。

DDS 的基本原理是基于数字信号处理技术，通过对一个固定频率的时钟信号进行数字处理，产生一个具有特定频率和相位的正弦波信号。DDS 主要由相位累加器、正弦查找表和数模转换器（Digital-to-Analog Converter，DAC）组成。相位累加器在每个时钟周期内对输入的频率控制字进行累加，得到当前的相位值。正弦查找表根据相位值输出对应的正弦波幅度值。DAC 将数字幅度值转换为模拟电压信号，从而产生正弦波输出。

4.1 相位累加器

相位累加器是 DDS 的核心部件之一，它由加法器和寄存器组成。在每个时钟周期内，加法器将频率控制字与寄存器中的当前相位值相加，得到新的相位值，并将其存储在寄存器中。为了提高相位累加器的速度和精度，可以采用流水线结构或并行加法器结构。同时，为了避免相位累加器溢出，可以对其输出进行取模运算，将相位值限制在到之间。

4.2 正弦查找表

正弦查找表是一个存储了正弦波幅度值的存储器，它根据相位累加器输出的相位值，通过地址映射的方式输出对应的正弦波幅度值。正弦查找表的存储容量和地址宽度取决于相位累加器的位数和正弦波的幅度量化位数。通常，可以采用 ROM（Read-Only Memory）、RAM（Random Access Memory）或 FPGA 内部的查找表（Look-Up Table，LUT）资源来实现正弦查找表。为了提高正弦查找表的访问速度和效率，可以采用流水线结构或并行访问方式。同时，为了减小存储容量，可以采用压缩存储技术，如对称存储、插值存储等。

4.3 控制逻辑

控制逻辑是 DDS 的控制中心，它负责接收外部输入的频率控制字、相位控制字等参数，并将其传输给相位累加器和正弦查找表。同时，控制逻辑还负责控制 DAC 的输出，实现 DDS 的频率切换、相位调制等功能。在 FPGA 设计中，可以采用状态机、计数器等逻辑电路来实现控制逻辑。同时，为了提高控制逻辑的灵活性和可扩展性，可以采用参数化设计和模块化设计方法。

5.算法完整程序工程

OOOOO

OOO