axi4-stream data fifo 仿真复位信号要拉的时间足够久，不然会导致一种现象，在packet mode模式下，进数但不出数。除非fifo满不得不出数据。
一些项目的总结：
ps芯片有ddr内存，写wqe分配的就是ps内存（pc机上就是pc的内存）。
pl-fpga也有ddr内存，roce发数就是调用的fpga的ddr发送的随机数据。