理论学习

                组合逻辑最大的缺点就是存在竞争冒险问题，会增加电路的不稳定性和不确定性，使用时许逻辑可以极大的避免这种问题，使得系统更加的稳定。时序逻辑最基础的单元就是寄存器，寄存器有存储功能，一般是D触发器（D Flip Flop，DFF）组成。由时钟脉冲控制，每个D触发器能够存储一位二进制码。

                D触发器的功能：在时钟信号的边沿下，将信号从输入端D送到输出端Q；

同步复位D触发器

module    flip_flop
(
    input    wire    sys_clk        ,
    input    wire    sys_rst_n      ,

    input    wire    key_in         ,
       
    output   reg     led_out    
);


    always@(posedge sys_clk)
    begin
        if(sys_rst_n == 1'b0)
        begin
            led_out    <=    1'b0    ;
        end
        else
        begin
            led_out    <=    key_in    ;
        end
    end



endmodule

异步复位D触发器,会比同步复位少选择器

module    flip_flop
(
    input    wire    sys_clk        ,
    input    wire    sys_rst_n      ,


    input    wire    key_in        ,
 
    output   wire    led_out 
);


    always@(posedge sys_clk or negedge sys_rst_n)
    begin
        if(sys_rst_n == 1'b0)
        begin
            led_out    <=    1'b0    ;
        end
        else
        begin
            led_out    <=    key_in    ;
        end
    end


endmodule