1.PFD电路结构

总体来讲，PFD一共有四种电路结构， 传统的PFD，预充电PFD（pt-PFD）,非时钟PFD(NC-PFD),边沿触发的PFD.

1.1传统PFD

有RS触发器构成。
优点：鉴相范围[$-2\pi$,2$\pi$]，范围宽
缺点：存在死区（可以通过增加复位延时消除死区），电路结构复杂，需要的晶体管数量多。由于多输入逻辑们延时较大，电路工作频率不高。而且高频动态功耗大。
此电路暂时不分析，没找到对应的原始论文

1.2非时钟PFD（nc-PFD）

参考文献：A Simple Precharged CMOS Phase Frequency Detector ——1998 JSSC，最早提出的NC-PFD.

特点：电路结构简单，仅需要18个mos管。无死区，电平敏感。
缺点：检相范围[-$\pi$,$\pi$]，输出受到占空比的影响。
以下图为例分别分析优缺点

假设参考时钟（Fref）和反馈时钟（slave）同频率，Fref相位超前。
当Fref=1时：两个nc-stage最下面的MOS管都导通，等到Slave信号为1，DOWN变为1.,UP变为1
之后，Fref先变0，此时DOWN跟随Fref拉低。B点点位高阻保持，等到Slave变为0，UP信号在拉低。
因此：UP信号与Slave信号脉宽相同，Down信号宽度等于Fref下降沿减去Slave信号上升沿。
在考虑如下问题：
1由以上分析可知，NC-PFD是电平敏感，因此若输入信号的占空比变化，其输出UP和DOWN的脉冲宽度页随之变化。
2.假设Fref和Slave信号同频反相。则Fref和Slave电平始终相反，一个为0，另一个为1。此时UP和down一直为0，无法鉴相。
当Slave信号落后相位大于180时，同理分析，DOWN的脉冲宽度大于UP的脉冲宽度，鉴相错误。
（Slave信号落后时，UP信号应大于DOWN信号。）
故NC-PFD鉴相范围[-$\pi$,$\pi$]
3.假设Fref和Slave信号，同频同相。仿照之前的分析过程，UP和DOWN信号同时拉高，拉低。且脉冲宽度应该等于输入信号的脉宽。脉宽足够用来开启电荷泵开关，不存在死区。

1.2 预充电PFD（pt-PFD)

特点：电路结构简单，边沿敏感，低电平先预充电，高电平传递信号。
缺点：有死区，鉴相范围[-$\pi$,$\pi$]
用以下波形解释上述特点：

当Vref=0时：预充电节点1拉高，等待Vref拉高。
当Vref=1时：DN输出1。
同理
当Vdiv=0时：预充电节点1拉高，等待Vref拉高。
当Vdiv=1时：UP输出1。
当Vref和Vdiv同时为1的时候，上下两部分同时复位，UP=DOWN=0;复位通过Vref和Vdiv向后传递，存在一定的传播延时。
总结以下几个问题：
1.由于复位信号的传播延时存在，当Vref和Vdiv之间的相位差足够小的时候，DN和UP脉冲宽度也会很小，可能仅为复位信号的传播延时。无法打开电荷泵开关，产生死区。
2.由前面分析可知，只有当Vref和Vdiv同时为1的时候，才会产生复位信号，因此当输入信号同频反相，时没有哪一时刻，两者同为1。鉴相器无法工作
当Vdiv落后于Vref的大于180度时，与nc-PFD类似，会出现相反的鉴相结果，鉴相错误。
故：鉴相范围[-$\pi$,$\pi$]

1.3边沿触发型PFD

边沿触发式PFD的电路结构。主体电路由两个带有复位端的D 触
发器和一个或非门组成。优点是线性度好，鉴相范围宽，理想鉴相范围达到（-2π，2π）。性能良好的
D 触发器的设计将是整个边沿式PFD 设计的关键。
由于存在复位时间，也会有死区存在。可以通过加大复位延迟消除死区，是短脉冲宽度足够打开电荷泵开关。