文章目录
- 前言
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- 1、已知“a ={2{1'b1}; b=3b'001 ;"那么{b,a}=?
- 2、关于System Verilog 说法错误的是:
- 3、在SV基本数据类型中，四态数据类型(0、1、X、Z)包括
- 4、下列哪项属于动态功耗的是
- 5、STA的基本思想有哪些?
- 6、在STA分析中,下列选项中哪些时钟特性需要考虑的
- 7、以下哪几种因素会影响芯片的静态功耗()
- 8、下面的语句中哪些是不可以综合的
- 9、for循环块，循环次数可以为变量(要求可综合）( )
- 10、下面哪种systemverilog描述表示当前子线程不阻塞后面的进程执行（ )
- 11、assign c[31:0]={ { { {(32-P)(1’ b1)}}}，a[P-1:0}对于P=1到32，都是合法的( )
- 12、在Verilog 代码中，对有符号数进行比特选择或拼接，其结果是仍然是有符号数（ )
- 13、一个多维数组定义如下: bit[X][Y]test_array[Z][Q]﹔针对数组一个具体元素test_array[index1][index2][ index3][ index4]，index1/2/3/4对应到X、Y、Z、Q的顺序是( )
- 14、设计一个加法器，实现sum=a0+a1+a2+a3，a0，a1，a2，a3宽度都是8位，方法A: sum=((a0+a1)+a2)+a3，方法B: sun=(a0+a1)+(a2+a3)( )
- 15、SPI协议通过哪一种方式实现多从机功能?
- 16、sv中针对文件的操作$fopen，如果想要以“追加写”的方式打开文件，那么需要使用的方式是( )
- 17、十进制的-6.6875，转化为二进制补码是__; (1位符号位，整数和小数有效位为4位)
- 18、以下说法关于低功耗的说法不正确的是:
- 19、芯片的供电电压与工作频率主要对动态功耗有影响，静态功耗影响较小
- 20、某个状态下，不关心某个寄存器的输出值，最优的低功耗设计方法是将其固定为0或1，可以降低动态功耗
- 21、在DC优化 timing 的时候，工具采用下面那个命令可以通过移动寄存器来达到调整时序优化的目的?
- 22、漏电流(Leakage Current）与逻辑电路设计的工作频率无关。
- 23、下列属于阻塞性赋值的是
- 24、System Verilog中动态数组在仿真时分配空间或者调整宽度，这样仿真中就可以使用最小的存储空间，该描述是否正确
- 25、两个相差1拍的高电平信号跨时钟域(打2拍或者3拍）之后的相位关系还是差1拍吗?
- 26、以下不能抑制异步电路问题的是
- 27、多层存储器结构中，L1 Cache最主要是解决什么问题？
- 28、DC综合过程中，GTECH网表是在那个过程中产生的？
- 29、验证环境中提到的参考模型（Reference Model）只支持不带时序的功能建模，不支持时序建模
- 30、访问SRAM时，其片选信号时序不满足，会导致
前言
此部分包含华为机试真题，方向是数字芯片，内容详细包括设计、验证、后端等，大部分题目给出参考答案。华为机试都是从题库里抽题目，所以这些题目还是很有参考性的，甚至是完全一样，可以搜到的。
（题目内容较多，将分开编写几个文章）
1、已知“a ={2{1’b1}; b=3b’001 ;"那么{b,a}=?
A.5’b11001
B.5’b10011
C.5’b11100
D.5’b00111
参考答案：D
2、关于System Verilog 说法错误的是:
A.Continue和 break只能用在循环的语句当中
B.module和l program中都可以使用always 语句
C. Class中的变量和程序默认是 automatic,program默认是static的
D.Return只能用在任务或者函数当中
参考答案：B
3、在SV基本数据类型中，四态数据类型(0、1、X、Z)包括
A.logic
B.inte