MC9S08DZ60 时钟管理

1. MCU中使用的时钟支持3种模式的时钟

1.XOSC皮尔斯（Pierce）晶体振荡器和陶瓷谐振器 连接到EXTAL 和 XTAL引脚

    2.一个外部振荡器连接到EXTAL 输入管脚上，XTAL做普通IO

         3.内部31.25 - 39.0625 kHz 内部振荡器

2. MCG 模式切换

当在 MCG的运行模式间切换时，必须更改某些配置位，以便从一种模式转到另一种模式。每次

当更改这些位（PLLS、 IREFS、 CLKS 或 EREFS）中的任意一个时，在进一步操作之前，应

用软件必须检查 MCGSC寄存器中相应的位（PLLST、 IREFST、 CLKST或 OSCINIT）。

此外，还必须确保适当设置参考时钟分频器（RDIV），使之适应将被切换到的模式。例如，在

PEE 模式中，如果使用4 MHz 晶体，RDIV必须设置为%001 （除以 2）或 %010（除以4），

以便将外部参考分频为1-2MHz之间的所需频率。

在更改 PLLS 位前，一定要对 RDIV和 IREFS位进行适当设置，这样 FLL 或 PLL时钟才有适当

的参考时钟频率进行切换。

下表表明使用 RDIV、BDIV 和VDIV设置，为每种时钟模式进行了 MCGOUT 频率计算。总线频

率等于 MCGOUT 除以2。 .

1 R 是RDIV 位选择的参考分频器，B是 BDIV位选择的总线分频器， M是VDIV 位选择的多路复用器。

本节包括三种使用4 MHz外部晶体的模式切换示例。如果使用小于1 MHz 的外部时钟源，都不

应将 MCG配置成任意一种 PLL模式（PEE和 PBE）。

表 8-6. MCGOUT 频率计算选项

时钟模式 fMCGOUT

FEI (fint * 1024 )/B   在复位后，典型 fMCGOUT = 16 MHz。RDIV 位设置为%000。 .

FEE (fext/R *1024)/B   fext/R必须在31.25 kHz-39.0625 kHz 的频率范围内。

//FBE fext/B fext/R必须在31.25 kHz -39.0625 kHz 的频率范围内。

//FBI fint/B 典型 fint= 32 kHz

PEE [(fext/R)*M]/B fext/R必须在1MHz 和2 MHz的频率范围内。(M=4~40)

//PBE  fext/B fext/R 必须介于1MHz - 2 MHz的频率范围内。

//BLPI fint/B 

BLPE fext/B

R 是RDIV位选择的参考分频器，B是 BDIV位选择的总线分频器， M是VDIV位选择的多路复用器。

    用于锁频（FLL）

1．FLL Engaged Internal (FEI)

FLL Engaged Internal （FEI）是默认运行模式并且当满足下列条件时就进入该模式 :

•   CLKS 位写入 00 MCGC1[7.6]

7:6 CLKS

时钟源选择—选择系统时钟源

00Encoding 0 —选择 FLL或PLL 输出。

01Encoding 1 —选择内部参考时钟。

10Encoding 2 —选择外部参考时钟。

11Encoding 3 —预留的，默认为 00。.

•   IREFS位写入 1 MCGC1[2]

2 IREFS

内部参考选择—选择参考时钟源

1 选择内部参考时钟

0 选择外部参考时钟

•   PLLS 位写入 0 MCGC3 [6]

6 PLLS

PLL 选择—控制是选择PLL还是选择 FLL。 如果PLLS位清除， PLL在所有模式中都被禁止。  如果设置了

PLLS， FLL在所有模式中被禁止。

1 选择PLL

0 选择FLL

•   RDIV 位写入 000。MCGC1[5..3]

5:3 RDIV

参考分频器—选择要分配给 IREFS位选定参考时钟的量。

如果选择 FLL，得到的频率必须在31.25 kHz --39.0625kHz之间；

如果选择 PLL，得到的频率必须在 1 MHz -- 2 MHz之间。

000Encoding 0 —参考时钟除以 1 (复位默认 )

001Encoding 1 —参考时钟除以 2

010Encoding 2 —参考时钟除以 4

011Encoding 3 —参考时钟除以 8

100Encoding 4 —参考时钟除以 16

101Encoding 5 —参考时钟除以 32

110Encoding 6 —参考时钟除以 64

111Encoding 7 —参考时钟除以 128

//自己添加

MCGTRM //修正寄存器 Freescale推荐的存储地址用来放置校正值。

因为内部参考时钟频率在修正后应介于31.25 kHz- 39.0625 kHz 之间，所以不需要进一步分频。

在 FLL Engaged Internal(FEI) 模式中，MCGOUT时钟源自 FLL时钟，由内部参考时钟控制。 FLL时钟频率是由 RDIV位选择的参考频率的 1024倍。 MCGLCLK来自 FLL，PLL被禁止并处于低功率状态。

用于倍频（PLL）

5.PLL Engaged External (PEE)

当满足以下条件时就进入PLL Engaged External （PEE）模式：

•   CLKS 位写入 00 MCGC1[7.6]

7:6 CLKS

时钟源选择—选择系统时钟源

00Encoding 0 —选择 FLL或PLL 输出。

01Encoding 1 —选择内部参考时钟。

10Encoding 2 —选择外部参考时钟。

11Encoding 3 —预留的，默认为 00。.

•   IREFS位写入 0 MCGC1[2]

2 IREFS

内部参考选择—选择参考时钟源

1 选择内部参考时钟

0 选择外部参考时钟

•   PLLS 位写入1 MCGC3 [6]

6 PLLS

PLL 选择—控制是选择PLL还是选择 FLL。 如果PLLS位清除， PLL在所有模式中都被禁止。  如果设置了PLLS， FLL在所有模式中被禁止。

1 选择PLL

0 选择FLL

•   RDIV 位写入介于 1 MHz - 2 MHz 频率范围内的分频参考时钟。

5:3 RDIV

参考分频器—选择要分配给 IREFS位选定参考时钟的量。

如果选择 FLL，得到的频率必须在31.25 kHz --39.0625kHz之间；

如果选择 PLL，得到的频率必须在 1 MHz -- 2 MHz之间。

000Encoding 0 —参考时钟除以 1 (复位默认 )

001Encoding 1 —参考时钟除以 2

010Encoding 2 —参考时钟除以 4

011Encoding 3 —参考时钟除以 8

100Encoding 4 —参考时钟除以 16

101Encoding 5 —参考时钟除以 32

110Encoding 6 —参考时钟除以 64

111Encoding 7 —参考时钟除以 128

//自己添加

•   RANGE位写入 1 MCGC2[5]

5 RANGE

频率范围选择 — 选择外部振荡器或外部时钟源的频率范围。

1 为外部振荡器选择 1 MHz --16 MHz的高频率范围 (外部时钟源为 1 MHz-- 40 MHz )

0 为外部振荡器选择32 kHz --100 kHz 的低频率范围 (外部时钟源为 32 kHz --1 MHz）

•   RANGE位写入 1 MCGC2[2]

2 EREFS

外部参考选择 蜒选择外部参考源。

1 选择振荡器

0 选择外部时钟源 //单引脚EXTAL外部振荡器

•   ERCLKEN位写入 1 MCGC2[1]

1 ERCLKEN

外部参考使能 — 使能外部参考时钟，用作 MCGERCLK。

1 MCGERCLK 活动 // MCGERCLK=EXTAL可用于MSCAN

0 MCGERCLK 末活动

在 PLL Engaged External 模式中， MCGOUT 时钟源自PLL时钟，由外部参考时钟控制。 使能的外部参考时钟可以是外部晶体 / 谐振器 ，也可以是另外一个外部时钟源。 PLL时钟频率是参考频率（RDIV位所选）和倍频因子（VDIV位所选）乘积。 如果使能 BDM， MCGLCLK值就是 DCO 除以2（开放环路模式）的得数。 如果禁止 BDM，那么 FLL 被禁止且处于低功率状态。

8.Bypassed Low Power External (BLPE)

当满足以下条件时就进入Bypassed Low Power External （BLPE）模式：

•   CLKS 位写入 10 MCGC1[7.6]

7:6 CLKS

时钟源选择—选择系统时钟源

00Encoding 0 —选择 FLL或PLL 输出。

01Encoding 1 —选择内部参考时钟。

10Encoding 2 —选择外部参考时钟。

11Encoding 3 —预留的，默认为 00。.

•   IREFS位写入 0 MCGC1[2]

2 IREFS

内部参考选择—选择参考时钟源

1 选择内部参考时钟

0 选择外部参考时钟

•   PLLS 位写入0 或 1 MCGC3[6]

6 PLLS

PLL 选择—控制是选择PLL还是选择 FLL。 如果PLLS位清除， PLL在所有模式中都被禁止。  如果设置了PLLS， FLL在所有模式中被禁止。

1 选择PLL

0 选择FLL

•   LP 位写入 1 MCGC2[3]

3 LP

低功率选择—控制是否在旁路模式中禁止 FLL (或 PLL) 。

1 旁路模式中禁止FLL (或 PLL) ( 低功率).

0 旁路模式中激活旁路模式中激活FLL (或 PLL) .

•   BDM 模式未活动

在Bypassed Low Power External 模式中，MCGOUT 时钟源自外部参考时钟。 使能的外部参考时钟可以是外部晶体/谐振器 ，也可以是另外一个外部时钟源。

在BLPE模式中，PLL和 FLL总是无效的，且 MCGLCLK 不能用于 BDC 通信。如果 BDM进入活动状态，该模式将切换到由 PLLS位状态决定的另外一种外部旁路模式。