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时序分析就是对时序电路进行时序检查，通过分析电路中所有寄存器之间的路径延迟以检查电路的传输延迟是否会导致触发器的建立时间或者保持时间违例，检查触发器的异步端口信号变化是否满足恢复时间和撤除时间的要求，以及分析时钟的传输延迟以检查时钟树的偏移和延时等情况。通过时序约束文件，告诉EDA软件，该设计应该达到的时序指标，指导EDA软件优化布局布线以达到时序设计要求。
时序分析包括静态时序分析和动态时序分析两种类型。
静态时序分析（Static Timing Analyzier，简称STA）就是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。静态时序分析不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。
触发器的动态参数
1. 建立时间
建立时间（setup time）是指时钟脉冲的有效沿到来时，触发器的输入信号必须提前到达并且保持稳定的最短时间，用tSU表示。
2. 保持时间
保持时间（hold time）是指时钟脉冲的有效沿作用后，触发器的输入信号还必须维持稳定的最短时间，用tH表示。
3. 时钟到输出时间
时钟到输出时间（clock-to-output time）是指从时钟的有效沿开始算起，到触发器完成状态更新的延迟时间，用tCO表示。
触发器的异步复位信号与时钟脉冲之间关系用恢复时间和撤除时间两个参数来定义。
4. 恢复时间和撤除时间
恢复时间（recovery time）是指在时钟脉冲的有效沿到来之前，异步复位信号应该恢复无效状态的最短时间，用trec表示。 撤除时间（remove time）是指在时钟脉冲的有效沿作用之后，异步复位信号应该保持无效状态的最短时间，用trem表示。
同步时序电路分析
同步时序逻辑电路内部所有的寄存器共享同一个时钟源，寄存器的状态更新在严格的时钟控制下完成的。为了避免同步电路产生时序违例，同步电路中时钟脉冲的周期与触发器的建立时间、保持时间之间应满足一定的关系。
1. 时钟脉冲的特性
在实际的数字系统中，时钟脉冲受到传输路径、线路负载以及环境温度等因素的影响，会出现时钟偏斜、时钟抖动和占空比失真等现象。
设时钟CLK1和CLK2来源于同一时钟CLK。正偏斜是指CLK2滞后于CLK1，即tSKEW>0，如图所示。负偏斜是指CLK2超前于CLK1，即tSKEW <0。
时钟偏斜（clock skew）是指同源时钟到达两个寄存器时钟端的时间差异，用tSKEW表示，分为正偏斜和负偏斜两种类型。
时钟抖动（clock jitter）是指时序电路中某些触发器的时钟周期发生了变化，分为周期抖动和周期间抖动两种。 周期抖动（period jitter）是指时钟脉冲的周期相对于理想周期的偏差。对周期抖动进行差分运算，就可以得到周期间抖动（cycle-cycle jitter）。
占空比失真是指时钟信号在传输过程中由于时延等因素的影响，造成脉冲宽度发生了变化，即脉冲高电平和低电平持续时间的比例发生了改变。在高速电路中，由占空比失真引起的问题很普遍。例如，DDR系列片外高速存储器在时钟的上升沿和下降沿都需要对信号采样，占空比失真会改变系统的时序裕量，造成数字信号的失真。
2. 同步时序电路分析
将FF1称为源寄存器（source register），将CLK1称为源时钟或者发送时钟，同时将CLK1的有效沿称为发送沿（launch edge）；
发起沿和捕获沿两者相差一个时钟周期。
设同步时序电路时钟脉冲的周期用tCYCLE表示。
将FF2称为目的寄存器（destination register），将CLK2称为目的时钟或者捕获时钟，同时将CLK2的有效沿称为捕获沿（capture edge）。
（1）建立时间裕量分析
用tSU_SLACK表示目的寄存器的建立时间裕量，收tSU_SLACK可以表示为 tSU_SLACK =tCYCLE-(tCO+tLOGIC)-tSU
当tSU_SLACK≥0时，说明目的寄存器的输入数据D2相对于CLK2的接收沿到达触发器并且稳定的时间满足触发器建立时间的要求。
考虑到时钟CLK2与CLK1之间存在正偏斜时，如图所示，则建立时间裕量可表示为: tSU_SLACK =tCYCLE-(tCO+tLOGIC)-tSU+tSKEW
由于tSKEW>0，因此建立时间裕量tSU_SLACK增加，说明正偏斜对建立时间是有益的。
（2）保持时间裕量分析
如果不考虑时钟偏斜，在时钟CLK2的有效沿作用后，新的数据D2需要经过tCO+tLOGIC时间才到达目的寄存器的输入端，如图所示。因此，要求触发器的保持时间为tH时，如果tCO+tLOGIC≥tH，即满足保持时间要求。
如果用tH_SLACK表示目的寄存器的保持时间裕量，则tH_SLACK可以表示为：tHOLD_SLACK=tCO+tLOGIC-tH
考虑时钟CLK2与CLK1之间存在正偏斜时，如图所示，则保持时间裕量tH_SLACK可表示为：tHOLD_SLACK=tCO+tLOGIC-tHOLD-tSKEW
由上述分析可知：时钟发生正偏斜时对建立时间有益，但对保持时间有害；反之，如果时钟发生负偏斜时则对保持时间有益，但对建立时间有害。因此，对于同步时序电路，最好是使时钟脉冲无偏斜，即tSKEW=0，这样对建立时间和保持时间都没有影响，这就要求同步时序电路中所有触发器的时钟不但来源于同一时钟，并且时钟网络具有良好的特性。
（3）最高工作频率分析
当tSU_SLACK=0时，对应的时钟脉冲周期最小，此时时序电路的工作频率最高。由于tSU_SLACK =tCYCLE-(tCO+tLOGIC)-tSU，令tSU_SLACK=0时，即可以推出该同步时序电路可靠工作时，时钟脉冲的最小周期为
tCYCLE(min)=tCO+tLOGIC+tSU
因此电路工作的最高时钟频率为
fmax=1/tCYCLE(min)=1/(tCO+tLOGIC+tSU)
Timing Analyzer的应用
Timing Analyzer是内嵌于Quartus Prime开发环境中的时序分析工具，能够提取同步电路中存在的所有时序路径，计算信号在这些路径中的传输延迟时间，根据指定的时序约束检查信号的建立时间和保持时间是否满足设计要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。 应用Timing Analyzer进行时序分析的基本流程如图所示，分为建立和综合工程、指定时序需求、在工程中添加.sdc约束文件，重新编译工程以及查看时序分析报告等主要步骤。
module HC160(clk,rd_n,ld_n,ep,et,d,q,co);
input wire clk;
input wire rd_n,ld_n,ep,et;
input wire [3:0] d;
output reg [3:0] q;
output wire co;
// 进位逻辑
assign co = (( q == 4'b1001 ) & et );
// 计数过程
always @( posedge clk or negedge rd_n )
if ( !rd_n )
q <= 4'b0000;
else if ( !ld_n )
q <= d;
else if ( ep & et )
if ( q == 4'b1001 )
q <= 4'b0000;
else
q <= q + 1'b1;
endmodule
1.建立和编译工程
全编译完成后，展开Tasks任务栏下Timing Analyzer中的Clocks项，可以看到图所示的时钟参数设置：表示在未指定时序约束的情况下，Timing Analyzer默认计数器的时钟周期（Period）为1ns，频率（Frequency）为1000MHz，在0时刻上升（Rise）、在0.5ns时刻下降（Fall），即时序分析默认计数器模块的时钟为1000MHz的方波。
2.指定时序约束
（1）启动Timing Analyzer。
（2）创建Timing Netlist。
选择Netlist菜单下的“Create Timing Netlist”命令将弹出生成时序网表对话框。修改Input netlist栏下Post-fit为Post-map，点击OK后生成时序分析网表。
返回Timing Analyzer窗口后，可以看到Timing Analyzer窗口左侧的task子窗口中的Create Timing Netlist前已经打“√”，如图所示，表示时序网表生成成功。
（3）指定时序需求。
选择Constraints菜单栏下的Create Clock命令，弹出生成时钟对话框。
在Clock name栏中填入clk400”，周期栏填入“2.5”，在Waveform edges的Rising和Falling栏中不填入任何数值（默认占空比为50%），将时钟clk400设置为400MHz的方波。
点击对话页中的List图标显示工程所有的端口名，选中clk后移至右侧的selected name栏中，如图所示，再点击OK图标返回Create Clock对话页，即将设置的时钟clk400与HC160的时钟clk关联起来。
（4）更新Timing Netlist。
点击“Read SDC File”可以查看生成的约束文件信息，再点击图中的“Update Timing Netlist”更新时序网表文件。
3.添加约束文件到工程中
在Quartus Prime主界面下，选择Project菜单下的Add/Remove Files in Project命令，在弹出的添加和删除文件对话页中选择浏览图标，查找生成的时序约束文件HC160.out.sdc。
4.重新编译工程
在Quartus Prime主界面下，选择Processing菜单栏下的Start Complication命令或者直接点击主界面中的图标启动全编译过程。
5.查看时序分析报告
全编译完成后，展开Tasks任务栏下Timing Analyzer中的Clocks项。在时钟约束下，三种时序分析模型的分析结果如表示。从表中可看出，两种慢速模型的建立时间裕量为负值转变为正值，表示计数器模块HC160在FPGA中能够稳定地工作在400MHz时钟下，而且能够测量的最高工作频率也有所提高。
修改时钟频率为500MHz，重新建立约束文件进行分析，可以看到计数器模块HC160仍然能够稳定地工作在500MHz时钟下。
异步时序与亚稳态问题
异步时序逻辑电路内部寄存器的时钟脉冲来自两个及以上的时钟源，而且时钟源之间没有确定的关系。 对于右图所示的时序电路，当时钟CLK1与CLK2来自不同的时钟源时，为异步时序逻辑电路。 相应地，把信号从源寄存器FF1传输到目的寄存器FF2，称为跨时钟域(clock domain crossing，缩写为CDC)传输。
信号在跨时钟域传输时，由于源寄存器的时钟和目的寄存器的时钟之间相位没有确定的相位关系，所以源寄存器发出数据后，数据有可能在任何时刻到达另一个时钟域的目的寄存器，因此无法保证信号能够满足目的寄存器建立时间和保持时间的要求。
如果信号不能在建立时间和保持时间的窗口内保持稳定，那么目的寄存器的输出有可能进入非0非1（介于VOHmin和VOLmax之间）的不确定状态，如图所示，这个状态称为亚稳态（metastability）。相应的，把目的寄存器脱离亚稳态进入稳态的时间称为决断时间（resolution time），用tmet表示。经过决断时间后，目的寄存器的输出稳定到0还是1是随机的，与输入信号没有必然的关系。
亚稳态概率=(建立时间+保持时间)/时钟周期
亚稳态是触发器固有的特性。除了降低时钟频率和选用更好的器件外，还可以通过改善时钟脉冲的质量，采用边沿陡峭的时钟信号等措施，以减小建立时间和保持时间窗口的宽度。 在基于FPGA的数字系统设计中，主要通过以下三种技术手段来减小亚稳态传播的概率： （1）引入同步器来减小单bit信号亚稳态传播的概率，实现异步信号与目的时钟域的同步； （2）应用异步FIFO实现多bit数据跨时域的传输； （3）应用异步复位同步释放信号来改善纯异步复位信号的特性。
应用同步释放电路改善异步复位信号的特性
异步复位信号不受时钟的控制，具有直接快速的优点。但是，当异步复位信号的释放时间不满足触发器的恢复时间和撤除时间要求时，有可能产生亚稳态。
改进方法是应用异步复位信号对系统内部所有的寄存器复位后，释放时再经过时钟脉冲进行同步。这样做的好处是既能够应用异步复位信号对系统进行快速复位，又避免了异步复位信号直接释放时带来的亚稳态风险。
根据上述工作原理，描述异步复位同步释放电路模块的Verilog代码参考如下：
module async_rst_sysn_recover (
input wire clk,
input wire async_rst_n,
output wire rstn_sync_out
);
// 内部变量定义
reg sync_rst_reg0,sync_rst_reg1;
// 描述输出
assign rstn_sync_out = sync_rst_reg1;
// 描述异步复位同步释放逻辑
always @ ( posedge clk or negedge async_rst_n ) begin
if ( !async_rst_n ) begin // 异步复位
sync_rst_reg0 <= 1'b0;
sync_rst_reg1 <= 1'b0; end
else begin // 同步释放
sync_rst_reg0 <= 1'b1;
sync_rst_reg1 <= sync_rst_reg0; end
end
endmodule