推荐学习书籍：

《Verilog HDL数字设计与综合》（第二版）

《Verilog HDL编程艺术》

目前根据这两本书加上野火开发视频进行学习，如果以后有好的书籍一定会推荐更新该博客。

简介

        Verilog HDL是一种硬件描述语言，以文本形式来描述数字系统的结构和行为的语言。为了应对超大规模集成电路（Very Large Scale Integrated，VLSI）实现电子设计自动化（Electronic Design Automation，EDA）而产生的。还有另一种硬件面熟语言VHDL语言。随着逻辑综合工具的发展，开发者使用HDL在寄存器传输级（Register Transfer Level，RTL）对电路进行描述。这种方式下设计者只需要说明数据（信息）是如何在寄存器之间移动以及如何被处理的，而构成电路的逻辑门及其相互之间的链接数据（资料）有逻辑综合工具自动的从RTL描述中提取出来（就是相当于不用设计中间逻辑门，只要对逻辑门的输入输出进行说明即可）。主要用于表示逻辑电路图、逻辑表达式、数字逻辑系统的逻辑功能，HDL用于仿真电路板、互连总线、FPGA、PAL等。

易于上手 

设计流程

 下图不带阴影的方框表示设计描述的层次，带阴影的方框表示设计过程