1、中文资源库
https://ez.analog.com/cn/other/
2、wikiad9026

3、Design Support

 https://ez.analog.com/rf/wide-band-rf-transceivers/design-support-adrv9026/#pifragment-57182=4

4、ADRV9026 & ADRV9029 Prototyping Platform User Guide

ADRV9026 & ADRV9029 Prototyping Platform User Guide [Analog Devices Wiki]

5、芯片介绍

ADRV9026和ADRV9029是一系列高度集成的RF敏捷收发器的一部分， 这些收发器设计用于先进通信系统中使用的小型小区、 大规模MIMO和宏基站设备。 收发器包含四个独立控制的发射器、 用于监测发射器信道输出的专用观测接收器输入、 四个独立受控的接收器、 集成合成器和数字信号处理功能， 以提供完整的收发器解决方案。 该收发器提供蜂窝基础设施应用所需的高无线电性能和低功耗， 例如宏2G/3G/4G/5G和大规模MIMO基站。 本用户指南旨在涵盖这些收发器中所有可用功能的描述。 请注意， 一些变体可能是针对不包括所有可用功能的特定设计目标而开发的， 因此， 请参阅特定收发器的数据表， 以确定包括哪些功能。 为了避免混淆， 在本用户指南中， 收发器一词用于指代使用特定功能的任何变体。 当描述适用于特定设备的功能时，设备部件号用于描述正在描述的收发器。

这些收发器被设计为在650MHz到6GHz的宽频率范围内工作。 接收器通道支持高达200MHz的带宽， 数据传输速率高达24.33 Gbps， 可跨（最多） 四个JESD204B/JESD204C通道传输（请参阅数据表了解规格） 。 发射机信道在与接收机相同的频率范围内工作。 每个发射机信道支持高达450MHz的合成带宽， 数据输入跨越（最多） 四个JESD204B/JESD204C通道。 此外， 本地振荡器（LO） 路由允许发射机在与接收机不同的频率下操作， 以获得额外的灵活性。 包括两个观测接收机信道， 以提供监测来自发射机输出的反馈的能力。 反馈回路可用于实现误差校正、 校准和信号增强算法。 这些接收机在与发射机信道相同的频率范围内工作， 并且它们支持高达450MHz的信道带宽， 以匹配发射机信道的输出合成带宽。

这些通道为内部ARM处理器提供数字数据路径， 用于校准和信号增强算法。

收发器中包括多个完全集成的PLL， 以提供高水平的灵活性和性能。 两种是高性能、 低功率分数-NRF合成器， 可以配置为以不同配置提供发射机和接收机。 第三分数NPLL支持用于观测接收机信道的独立频率。 包括其他时钟PLL以生成转换器和用于信号处理和通信接口的数字时钟。

每个块的电源分布在四个不同的电压源、 三个模拟电压源和一个数字电压源之间。 模拟电源为1.8V、 1.3V和1.0V。 这些电源直接馈送到某些块的电源输入， 并由内部低压差（LDO） 调节器缓冲， 用于其他功能， 以获得最大性能。 数字处理块由1.0V电源提供。 此外， 1.8V电源为连接基带处理器的所有GPIO和接口端口供电。

有关每个收发器中功能的高级视图， 请参阅相应数据表中的功能框图。 本文件的后续章节提供了每个区块的描述以及设置和控制细节。

所提供接口的初始修订支持每个转换器设备的单通道和多通道。 修订版B增加了可编程确定性延迟， 使用设备时钟作为主时钟源，数据速率高达12.5Gbps。 在修订版C规范中， 数据速率增加到32Gbps， 并且三个链路层被定义为8位/10位、 64位/66位和64B/80B， 其中8位/10比特链路层与JESD204B链路层相同。

在8比特/10比特链路层中， 数据被组织成多帧， 其中在64比特/66比特链路层中将数据组织成32个块的多块， 其中每个块包含8个八位字节。 在8比特/10比特链路层中， 相位同步由本地多帧时钟（LMFC） 完成， 其中64比特/66比特使用本地扩展多块时钟（LEMC） 。 在8比特/10比特链路层中， LMFC标记多帧边界， 其中在64比特/66比特链路层， LEMC用于标记扩展的多块边界。 根据所使用的链路层， LMFC或LEMC都可以实现确定性延迟。

8位/10位链路层通过将多个转换器的LMFC与外部信号SYSREF对准来进行多个转换器之间的对准。 在64位/66位链路层中， 通过LEMC与子类1中的外部信号SYSREF/多参考的对准来完成多个转换器设备之间的对准。 每个转换器设备然后可以调整其LEMC相位以与逻辑设备的公共LEMC相匹配。 64位/66位链路层仅支持基于子类1的LEMC对齐。 在这种情况下， 释放缓冲器延迟（RBD）调整分辨率必须不大于255步， 并且如果每个通道有多于一个多帧或多块适合于缓冲器， 则RBD调整分辨率必须为每个多帧或多重块至少16步。 64位/66位链路层还定义了同步头流， 该同步头流与用户数据并行地传输信息。 该信息使用66比特字块的同步报头部分进行编码。 每个块的一个同步报头被解码为单个比特， 并且跨多块的这些比特中的32个比特构成32位同步字。 同步字可以包含以下信息：

• •

CRC-3信号（用于错误检测）

• CRC-12信号（用于错误检测）

• FEC信号（用于错误检测和校正）

• 命令通道（用于传输命令和状态信息）

JESD204B具有8位/10位链路层， 使用SYNC接口进行同步和错误报告。 编码数据内的64位/66位编码同步报头用于同步过程，并且错误的报告留给应用层。

时钟分布

收发器中的时钟分布允许SERDES由SERDESPLL或时钟PLL驱动， 具体取决于使用情况。 AnalogDevices提供经过测试的预定义配置文件和适当的设置， 以便每个用例都有已知的工作设置配置。 对于其他配置文件配置， 计划在未来发布配置文件生成器应用程序， 允许客户更改带宽和采样率以获得自定义配置支持。