5.5.3 FPGA 实现后的仿真测试

        编写完整个工程的 VHDL 代码后，双击ISE软件界面中的“Implement Design”条目，即可完成 ASK调制信号的FPGA 实现过程。为了查看整个设计实现后所能达到的最高系统速度，还需要为工程添加时序约束文件AskDemod.ucf。约束文件中只需添加对系统时钟信号clk的约束即可，设置其频率为8MHz，并重新双击“Implement Design”条目对整个设计进行实现。选择目标器件为XILINX公司的Spartan-6系列低成本芯片XC6SLX16-2CSG225。FPGA实现后，可以在ISE界面十分方便地查看到整个系统所占用的硬件资源及最高系统运算速度。其中，寄存器资源(SliceRegisters)占用了1795个(9%)，查找表资源(SliceLUTs)占用了1326个(14%)，乘法器资源(DSP48A1S)占用了0个(0%);存储器资源(RAMB16BWERS)占用了0个(0%):全局时钟资源(BUFG/BUFGMUXs)占用了1个(6%)。最高系统时钟频率(Maximumfrequency)可达155.836MHz，显然满足工程实例中要求的8MHz。
        在采用 Modelsim仿真测试之前，还需要编写 TestBench 测试激励文件。本实例的TestBench文件功能比较简单。首先产生频率为8MHz的系统时钟信号，而后采取读外部文本文件内容的形式生成输入数据，测试激励文件编写方法请参见4.6.5节的内容，本节不再给出完整的测试激励文件代码