Access Design Source Code：
1)通过file---open来打开，
2)通过send to source viewer来看，
双击信号，进行driver的trace，显示在左侧的driver/load tab或者直接转到下一个scope的source code file
查找：
1)右侧tool bar
2)edit-----search，
signal的选择，
1)单击或者框选，
2)select---scope/port/signal
信号右键的功能：
1) Follow signal,相当于verdi中的connection功能。
2) Trace Driving logic/Trace loading logic
3) send to waveform/watch/Schematic/Design/Design file window
4) Create Probe，
5) Show Value
6) Set Force/Release Force/Deposit Value
在进行trace的时候，如果对象是Verilog的register或者VHDL的 variable，直接进入相应的source code
如果对象是Verilog的net或者VHDL signal，进入左侧的sidebar
在source code中可以直接进行edit，然后revoke来直接进行编译