第一篇 Verilog HDL 语言设计基础篇.
第1章 VerilogHDL语言设计入门
1．1 HDL发展概述
1．2 与VHDL和C语言的比较
1．3 VerilogHDL语言开发流程
1．4 VerilogHDL程序的基本结构
第2章 VerilogHDL语言要素与表达式
2．1 程序格式
2．2 注释
2．3 间隔符
2．4 数值
2．5 字符串
2．6 标识符
2．7 系统任务和函数
2．8 编译指令
2．9 数据类型
2．10 表达式
第3章 行为级建模
3．1 行为级建模的结构
3．2 语句块
第4章结构级建模
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第一篇 Verilog HDL 语言设计基础篇.
第1章 VerilogHDL语言设计入门
1．1 HDL发展概述
1．2 与VHDL和C语言的比较
1．3 VerilogHDL语言开发流程
1．4 VerilogHDL程序的基本结构
第2章 VerilogHDL语言要素与表达式
2．1 程序格式
2．2 注释
2．3 间隔符
2．4 数值
2．5 字符串
2．6 标识符
2．7 系统任务和函数
2．8 编译指令
2．9 数据类型
2．10 表达式
第3章 行为级建模
3．1 行为级建模的结构
3．2 语句块
第4章结构级建模
4.1模块级建模
4.2门级建模
第5章时序状态机的设计入门与提高
5.1有限状态机(FSM)的分类
5.2有限状态机常用的描述.开发方法
5.3基于状态转移图(STG)的设计
第二篇cVerilogcHDL语言综合原理篇
第6章综合的基本知识
6.1综合的概念
6.2数值集合与数据类型
6.3储值单元的综合原则
第7章VerilogHDL语句的综合
7.1连续赋值(ContinuouscAssignment)语句的综合
7.2过程赋值(ProceduralcAssignment)语句的综合
7.3逻辑运算符的综合
7.4算术运算符的综合
7.5关系运算符(relationalcoperator)的综合
7.6移位(shift)运算符综合
7.7位选择(bit-selects)综合
7.8条件表达式的综合
7.9always语句的综合
7.10if语句的综合
7.11case语句的综合
7.12关于锁存器的综合
7.13循环语句的综合
7.14触发器的建模
7.15阻塞和非阻塞赋值的深入讨论
7.17任务的综合
7.18值x(任意值).z(高阻)的综合
第8章常用模块的建模实例
8.1组合逻辑的建模
8.2时序逻辑的建模
8.3计数器建模
8.4多路开关建模
8.5译码器建模
8.6移位寄存器建模
8.7存储器建模
8.8ALU单元建模
8.9加法器建模
第9章建模优化
9.1资源共享
9.2公共子表达式
9.3代码调整
9.4公因子
9.5触发器和锁存器的优化
9.6代码大小
9.7算术表达式树高度优化
9.8运算符强度缩减
第10章设计验证7
10.2面向验证的编码风格
10.3定时验证
10.4时序分析基础
10.5定时验证的系统任务
第三篇常用EDA开发工具篇
第11章Quartusll使用指南
11.1QuartusⅡ简介
11.2QuartusⅡ设计流程
11.3QuartusⅡ设计方法
11.4QuartusⅡ各功能详解
11.5时序约束与分析
11.6设计优化
11.7SignalTapII
第12章ISE开发工具
12.1SE系统简介
12.21SE设计快速入门
12.3工程管理与设计输入
12.41SE中综合工具介绍
12.5约束设置
12.6设计进阶
第13章ModelSim开发工具
13.1ModelSim简介
13.2基本仿真步骤
13.3cModelSim各界面介绍
13.4ModelSim调试功能
第四篇设计经验与技巧篇
第14章c优秀设计的经验与技巧指导
14.1VerilogHDL语言的编码风格(CodingStyle)
14.2同步复位与异步复位
14.3设计异步多时钟系统的综合及描述技巧
第五篇VerilogcHDLc实例应用篇
第15章各种加法器(减法器)设计
15.1行波进位(Ripple-Carry)加法器
15.2进位链(Carry-Chain)加法器
15.3跳跃进位(Carry-Skip)加法器
第16章常用乘法器设计
16.1基本乘法器
16.2时序乘法器
16.3阵列乘法器
第17章伽罗华域(3F(q)乘法器设计
17.1应用背景
17.2理论算法
17.3基于弱对偶基的有限域比特并行乘法器建模
17.4弱对偶基有限域乘法器程序说明
第18章常用除法器设计
18.1二进制恢复除法器
18.2时序除法器设计
第19章积分梳状滤波器(CIC)设计
19.1应用背景
19.3三级CIC抽取滤波器建模
19.4程序说明
第20章cCORDIC数字计算机的设计
20.1应用背景
20.2理论算法
20.3用CORDIC计算正.余弦值实例建模
20.4程序说明
第21章伪随机序列应用设计
21.1应用背景
21.2理论知识
21.3PN序列应用实例
21.4程序说明
第22章c异步FIFO设计
22.111cFIFO“空”／“满”检测
22.2FIFO模块结构
22.3FIFO源代码说明
22.4异步FIFO的相关问题
第23章cRS(204,146188)译码器的设计
23.1应用背景
23.2理论算法
23.3RS(204,149188)译码器建模
23.4程序说明
附录A Verilog关键字
附录B Verilog运算符
附录CcVerilog系统任务与函数