sv代码

module foreach_bit_example;

  // 定义一个4bit的变量
  bit [3:0] my_var = 4'b1010;

  initial begin
    // 使用foreach循环遍历my_var的每一位
    foreach (my_var[i]) begin
      $display("Bit %d: %b", i, my_var[i]);
    end
  end

endmodule

bsub -Is vcs -full64 -debug_access+all -sverilog <module_name>.v
bsub -Is ./simv

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