白天在工位，又看到旁边的可靠性小伙伴，突发奇想，今天的文章，就你了。

可靠性工程师，到底是一份怎样的工作？

先提个问题，各种极端状况下，人体承受的极限在哪？

在水里，人类能憋多久的气？

在极寒、极热环境下，人类最多能撑多久？

安全通过人体的最大电流是多少？

将人体，换成芯片，便是可靠性工程师的工作。

能憋多久气、能撑多久，就是芯片的极限参数。

具体来说，可靠性工程师的工作，包括两部分：

（1）预防性工作——想方设法折磨芯片：

开发新产品，先由研发工程师设计流片。

流出电性能合格的样品后，便要交给可靠性工程师，进行一系列可靠性实验。

雪崩（UIS）、短路（SCWT）、高温反偏（HTRB）、高温栅偏（HTGB）……

这些不同种类的可靠性实验，其实就是折磨芯片的不同法子。

对功率MOSFET而言，最重要的变量，无非温度、VGS、VDS。

雪崩和短路之类的可靠性实验，通过搭建不同电路，使得芯片处于不同的极端工况，测试芯片的极限参数。

高温反偏和高温栅偏，属于静态、长时测试，高温环境下，施加电应力，168h甚至1000h，看看芯片有啥反应。

从这个角度，可靠性工程师，就是芯片界的酷吏，熟知各种大刑，每天都在辣手摧芯。

看着俺的样品，被这些家伙肆意蹂躏，

只能在心里默念，那些杀不死你们的，终将使你们更强大。

（2）弥补性工作——客户反馈，你们的芯片挂了，快来分析死因。

隔壁小伙伴，立刻买上机票，飞向客户，给俺们芯片收尸。

虽然量产前经过了各种评估，但实际应用时，仍会遇到千奇百怪的问题。

大概流程是：客户反馈→回收炸毁样件→进行解剖，寻找炸毁点→分析失效机理。

以上，只是目力可见的表层现象。

往深了想，研发工程师和可靠性工程师，有何区别？

有两个词——“存在”、“状态”。

器件的内部结构，就是芯片的“存在”。

自下而上，这芯片是由哪些材料、以何种顺序，堆叠而成？

以VDMOS的元胞区为例，

大体上，就是漏极金属→衬底→缓冲层→外延层→P阱/JFET区/N+源区/P+体区→栅介质→栅电极材料/源极金属/隔离介质→polymer。

闭上眼，想象你的芯片，从只有衬底和外延，一层一层堆叠，直到完成最后一步，长大成芯。

优秀的研发人员，对这个过程，烂熟于心。

就像优秀的医生，对人体内部的结构，烂熟于心。

器件所处的工况，是芯片的“状态”。

正常工况下，芯片的状态良好，就像身体健康的人类。

极限工况下，芯片的状态骤变，朝着不可逆的破坏性改变，一路发展，

就像被丢在火星上的人类，躯体，很快便被破坏。

坦率地说，大多数情况下，可靠性工程师，属于辅助性岗位。

因为，有“存在”，才有“状态”。

“存在”决定“状态”，“状态”只能影响“存在”。

VDMOS和TMOS，可靠性实验结果必然不同，

因为器件内部结构发生了改变。

对Fab而言，卖芯片，是核心业务。

设计芯片者，才属于核心人员。

可靠性工程师，对内，起辅助作用，确保新产品可靠性过关。

对外，类似技术型售后服务人员，到处灭火。

因此，对可靠性工程师而言，如何实现职业生涯的持续发展？

在我周边，与可靠性关系最密切的，有A、B、C三人。

A是一线可靠性工程师，负责具体的失效分析，包括开帽、解剖、撰写分析报告。

工作很努力，业绩也不错。

但在我看来，A最大的发展瓶颈，是对器件内部结构，一无所知。

他虽然见过很多芯片截面，但并未仔细了解其中逻辑，知道阱区、栅极等名字，对经常发生失效的区域，也能说个大概。

但他不知道，有源区、终端区何以如此，失效点又为何常常出现在相同区域。

换句话说，因为不懂器件结构，他无法独立完成合乎逻辑的失效机理分析。

B是组长，也是A的大哥。

与A相比，B的能力，明显高出一截。

最直观的感受，每当小弟们遇到奇怪的波形，都会喊来B，指点迷津。

但这仍然是经验性知识。

B更大的优势，是对器件内部结构，更加熟悉。

虽然不能像研发人员那样，对工艺条件等细节了然于心，但对器件中，阱区、源区、体区等不同区域，各自有什么作用，会有哪些寄生效应，B都能说得清。

因此，实验中遇到异常现象，B可以从器件机理角度，做出分析。

C是研发总监，技术老大。

遇到严重的客诉，C会亲自监督失效分析。

虽然不是失效分析出身，但最后的结论，由C敲定。

原因无他，C最懂器件机理，最理解器件工作的底层逻辑。

业界的可靠性大佬，无一不对器件内部结构有着深刻的理解，便是这个道理。

不懂器件的“存在”，何谈理解器件的“状态”？

对可靠性小伙伴而言，各种实验的相关知识固然重要，但，那只是外力。

如想进一步发展，更重要的，是器件结构，是器件工作的底层机理。

关注@晏小北，理解芯片与经济~