芯片量产制造相关概念学习

芯片制造是一个复杂的过程，存在着工艺偏差（包括掺杂浓度、扩散深度、刻蚀程度等），导致不同批次之间，同一批次不同晶圆之间，同一晶圆不同芯片之间情况都是不相同的，MOSFETs 参数变化很大。在一片wafer上，不可能每点的载流子平均漂移速度都是一样的，随着电压、温度不同，它们的特性也会不同，把他们分类就有了PVT（Process，Voltage，Temperature），而Process又分为不同的corner（工艺角）。

为了在一定程度上减轻电路设计任务的困难，工艺工程师们要保证器件的性能在某个范围内。如果超过这个范围，就将这颗IC报废了，通过这种方式来保证IC的良率。

这个范围以“工艺角”（Process Corners）的形式给出。其思想是：把NMOS和PMOS晶体管的速度波动范围限制在由四个角所确定的矩形内。这四个角分别是：快NFET和快PFET，慢NFET和慢PFET，快NFET和慢PFET，慢NFET和快PFET。

第一个字母代表NMOS，第二个字母代表PMOS，TFS（Typical、Fast、Slow）都是分别针对不同浓度的N型和P型掺杂来说的。因为NMOS和PMOS在工艺上是独立做出来的，彼此在制造的时候不会影响
但是对于电路，NMOS和PMOS是同时工作的，会出现做出来的NMOS、PMOS速度有快有慢，反应为不同批次或者不同晶片之间mos管的延时略有不一致，所以会出现FF、SS、FS、SF四种情况。
通过Process注入的调整，模拟器件速度快慢，同时根据偏差大小设定不同等级的FF和SS。正常情况下大部分是TT，而以上5种corner在 ± 3 σ \pm 3\sigma±3σ 可以覆盖约99.73%的范围，这种随机性的发生符合正态分布。
同时F类型也指驱动电流是其最大值，而S类型指驱动电流是其最小值（此电流为Ids电流）这是从测量角度解释，也有理解为载流子迁移率（Carrier mobility）的快慢。载流子迁移率是指在载流子在单位电场作用下的平均漂移速度。单一器件所测的结果是呈正态分布的，均值在TT，最小最大限制值为SS与FF。
比较关注两个参数，vth和ids，如果要使你的电路风险最小，电路要有足够的裕度，所有的PVT（process、voltage、temperature）组合仿真都通过，process是5个 tt ss ff fs sf，一般情况下最差的情况就是ss、最高温度、最低电压，如果这种情况能够仿真通过，那么这个电路就基本没问题了。若从工艺角度将讲，在只调节 WELL IMP process 的情况下，SS的VTH要高一些，器件翻转会慢，IDS偏小，但是漏电会小，FF为VTH偏低，器件翻转会快，但是漏电会大，IDS也会偏大，电路驱动能力相对来说较强。做SS和FF主要是在看当前设计的window大小和所在的方位。验证设计留有的窗口是否合理，设计和制造耦合的是否合理。
对于工艺偏差的情况有很多，比如掺杂浓度，制造时的温度控制，刻蚀程度等，所以造成同一个晶圆上不同区域的情况不同，以及不同晶圆之间不同情况的发生。这种随机性的发生，只有通过统计学的方法才能评估覆盖范围的合理性。

3.CP测试和FT测试

3.1 CP测试

CP测试，也就是（Chip Probing）。CP测试也叫晶圆测试(wafer test)，也就是在芯片未封装之前对wafer进行测试，目的是确保整片Wafer中的每一个Die都能基本满足器件的特征或者设计规格书，测试内容通常包括电压、电流、时序和功能的验证，这样就可以把有问题的芯片在封装之前剔除出来，节约封装FT的成本。

CP测试在整个芯片制作流程中处于晶圆制造和封装之间，测试对象是整片Wafer中的每个Die。晶圆（Wafer）制作完成之后，成千上万的裸DIE（未封装的芯片）规则地布满整个Wafer，由于尚未进行划片封装，这些极微小的管脚需要通过更细的探针（Probe）来与测试机台（Tester）连接。

CP测试的具体操作是在晶圆制作完成之后，成千上万的裸DIE（未封装的芯片）规则的分布满整个Wafer，此时芯片的管脚全部裸露在外，由于尚未进行划片封装，这些极微小的管脚需要通过更细的探针（Probe）来与测试机台（Tester）连接。

探针的数量非常的多，会使用几千上万个探针做的探针台。探针台，是用来承载wafer的平台，让wafer内的每颗die每个bond pads 都能连接到Probe card的探针上，同时能够精确地移位，每次测试之后，换另外的die再一次连接到Probe card的探针上，从而保证wafer上的每一个die都被测试到。

CP测试主要测以下几方面的内容：

SCAN。SCAN用于检测芯片逻辑功能是否正确。
Boundary SCAN。Boundary SCAN用于检测芯片管脚功能是否正确。
存储器。芯片往往集成着各种类型的存储器（例如ROM/RAM/Flash），为了测试存储器读写和存储功能，通常在设计时提前加入BIST（Built-In SelfTest）逻辑，用于存储器自测。芯片通过特殊的管脚配置进入各类BIST功能，完成自测试后BIST模块将测试结果反馈给Tester。
DC/AC Test。DC测试包括芯片Signal PIN的Open/Short测试，电源PIN的PowerShort测试，以及检测芯片直流电流和电压参数是否符合设计规格
RF Test。对于无线通信芯片，RF的功能和性能至关重要。CP中对RF测试来检测RF模块逻辑功能是否正确。FT时还要对RF进行更进一步的性能测试。
其他Function Test。芯片其他功能测试，用于检测芯片其他重要的功能和性能是否符合设计规格。

3.2 FT测试

FT测试即Final Test（终测），是对封装好的Chip进行测试。FT测试属于芯片级测试，需要通过测试板(Loadboard)和测试插座(Socket)让自动化测试设备(ATE)和封装后的芯片之间建立电气连接。

FT的目的是把坏的chip挑出来，筛选出满足设计规格的产品卖给客户，检验封装的良率。

FT测试项目也是根据芯片的功能和特性决定的。常见的FT测试项一般有：

Open/short test，也就是检查芯片引脚是否有开路或者短路，
DC test也就是检查器件直流的电流和电压的参数。
Eflash test也就是检查内嵌的flash功能和性能，包含读写参数动作功耗和速度等各种参数。
Function test就是测试芯片的逻辑功能，
AC test就是验证交流的规格，包括交流输出信号的质量和信号的实际参数。
RF test这个就是针对有射频模块的芯片，主要验证射频模块的功能和性能参数。
还有就是DFT test，DFT（Design forTest) test主要包括scan扫描设计和内件的自测，也就是BIST(Build In Self Test)。

3.3 CP和FT的关系

CP是对wafer进行测试，检查fab厂制造的工艺水平。

FT是对package进行测试，检查封装厂制造的工艺水平。

CP 测试Pass才会去封装，然后才是FT测试，确保封装后也PASS。

对于测试项来说，有些测试项在CP时会进行测试，在FT时就不用再次进行测试了，节省了FT测试时间，但是有些测试项必须在FT时才进行测试(不同的设计公司会有不同的要求)。

一般来说，CP测试的项目比较多，比较全；FT测的项目比较少，但都是关键项目，条件严格。现在对于一般的wafer工艺，很多公司多把CP给省了，只做FT，用于减少成本。

4.其他行业黑话

4.1 TO

Tape Out，流片，指提交最终GDSII文件给到Foundry进行fab加工。

4.2 WO

wafer out，这个是生产完成阶段。

4.3 MPW

Multi Project Wafer，多项目晶圆，将多个使用相同工艺的集成芯片放在同一晶圆片上进行流片，制造完成后，每个设计可以得到数十片芯片样品，多用于出前期工程片。

4.4 SEAT

一个MPW的最小面积，就类似“班车”的座位，可以选择一个或者几个座位。

4.5 Shuttle

就是MPW的时间，MPW的时间就是固定的，每个月或者每个季度有一次，有个很形象的翻译：班车，到点就走。

4.6 Full Mask

全掩膜，即制造流程中全部掩膜都为某集成芯片设计服务，小批试产及量产阶段。

简单来说，MPW就是和别的厂家共享一张掩模版，而FULL MASK则是独享一张掩膜版

4.6 CP

Circuit Probing、Chip Probing，晶圆测试，一般遍历测试整片Wafer的每个die，确保die满足DC、AC、功能设计要求。一般有多道CP，如MCU类芯片：CP1、CP2测试Flash，CP3测试定制化功能，CP4高温测试等。CP测试项理论上较FT测试项多，提前筛除Fail die以节省成本，且一般情况下CP测试扎针pad少，同测Site数多，机时成本较FT低。

4.7 FT

Final Test，终测、成测，对package后的芯片进行定制化测试，芯片出厂前最后一道关卡。

7.8 Die

wafer切割后的最小单元，即封装前的芯片。

4.9 盲封

指的是在不对芯片进行电性测试直接封装。

能看到这里，你可真是个狠人，相信已经很累了吧，那就扫个码吧，让你放松一下。